IBM passe sous le nanomètre : la vraie percée n’est pas le “0,7 nm”, mais l’empilement des transistors

IBM a annoncé le 25 juin 2026 une technologie de puce dite “sub-1 nanomètre”, fondée sur une architecture de transistors “nanostack” au noeud 0,7 nm, aussi présenté comme 7 angströms. L’annonce est spectaculaire parce qu’elle promet près de 100 milliards de transistors sur une surface de la taille d’un ongle et jusqu’à 50 % de performances en plus ou 70 % d’efficacité énergétique supplémentaire par rapport au noeud 2 nm d’IBM. Elle doit pourtant être lue avec une nuance essentielle : il ne s’agit pas d’un processeur commercial prêt à équiper un smartphone, un GPU ou un serveur IA, mais d’une démonstration de recherche destinée à prolonger la feuille de route des semi-conducteurs.

Le point le plus intéressant n’est donc pas le chiffre “0,7 nm”, qui ne correspond plus depuis longtemps à une dimension physique simple dans les puces modernes. IBM le rappelle lui-même : les noms de noeuds désignent surtout une génération technologique et ses règles de fabrication. La nouveauté plus solide est ailleurs : IBM affirme avoir validé une architecture qui empile et décale des transistors nanosheet en trois dimensions, au lieu de continuer uniquement à les rapprocher sur le plan horizontal du silicium.

Nanostack déplace la bataille du silicium vers la hauteur

Dans les architectures actuelles de pointe, les transistors n-type et p-type restent essentiellement disposés côte à côte. Le nanostack décrit par IBM ajoute une dimension verticale : les transistors sont empilés et décalés, avec des canaux pouvant être optimisés séparément. L’intérêt est double. D’abord, cette structure permet de densifier la logique sans compter uniquement sur une réduction de gravure toujours plus difficile. Ensuite, elle ouvre la possibilité d’utiliser des combinaisons de matériaux différentes selon les couches, ce qui peut aider à arbitrer plus finement entre performance, consommation et densité.

IBM indique que cette architecture a été validée par du collage diélectrique ultra-fin en intégration CMOS, une capacité d’ingénierie à double canal et le fonctionnement d’un inverseur CMOS. Ce sont des éléments importants parce qu’ils montrent que la structure n’est pas seulement un schéma de laboratoire. Ils ne prouvent pas encore, en revanche, qu’un fondeur pourra produire en volume des puces complexes avec des rendements, des coûts et une dissipation thermique compatibles avec le marché.

Le signal le plus concret concerne la mémoire SRAM

Un chiffre mérite plus d’attention que le “sub-1 nm” mis en avant dans les titres : IBM affirme avoir démontré 40 % de scaling sur la SRAM avec cette approche, dans des travaux présentés à VLSI 2026. La SRAM occupe une place critique dans les processeurs modernes, notamment pour l’IA, parce qu’elle sert à rapprocher les données du calcul. Or la mémoire embarquée ne se réduit pas aussi facilement que la logique, ce qui limite les gains de densité d’une génération à l’autre.

Si ce gain se confirme dans des conceptions plus proches de la production, il pourrait compter pour les accélérateurs IA, les CPU de serveurs, les GPU et les puces mobiles haut de gamme. Les modèles d’IA, même en inférence, sont contraints par les déplacements de données autant que par la puissance brute de calcul. Une SRAM plus dense peut aider à garder davantage d’informations près des unités de calcul, réduire certains accès coûteux et améliorer l’efficacité globale. À ce stade, il s’agit toutefois d’un potentiel technologique, pas d’un benchmark indépendant sur une puce commerciale.

La promesse IA reste à encadrer

IBM relie naturellement cette avancée aux besoins de l’IA générative, du cloud et des futurs appareils électroniques. L’argument est crédible sur le plan industriel : les centres de données cherchent à augmenter la performance par watt, tandis que les puces mobiles et embarquées doivent faire plus de calcul dans des enveloppes thermiques strictes. Mais les chiffres publiés par IBM sont des projections ou résultats techniques liés au noeud et à l’architecture, pas des mesures vérifiées sur un accélérateur complet avec mémoire, interconnexion, logiciel, refroidissement et alimentation.

La distinction est importante pour le lecteur européen. Une puce plus dense ne réduit pas automatiquement la facture énergétique d’un data center si les usages grossissent plus vite que l’efficacité du matériel. Elle ne garantit pas non plus une IA locale plus puissante dans les smartphones si la mémoire, le NPU, le logiciel et la dissipation ne suivent pas. Le nanostack fournit une piste matérielle pour prolonger les gains, mais il ne règle pas à lui seul les limites système de l’IA.

IBM invente, mais ne fabrique plus en volume

IBM conserve un rôle important dans la recherche sur les semi-conducteurs, notamment à Albany, mais l’entreprise ne fabrique plus de puces logiques avancées en volume pour le marché. Cela change la portée de l’annonce. La question n’est pas seulement de savoir si IBM peut démontrer un dispositif fonctionnel, mais quel fondeur ou partenaire industriel pourra transformer cette architecture en procédé reproductible, rentable et compatible avec les calendriers des grands clients.

The Register souligne que d’autres acteurs ont déjà exploré des concepts de transistors empilés ou de logique repliée, notamment Intel et Huawei, même si IBM revendique ici une architecture nanosheet 3D spécifique et expérimentalement validée. Cette concurrence montre que l’industrie cherche plusieurs voies pour dépasser les limites du scaling classique. Elle rappelle aussi que le chemin vers la production ne se jouera pas uniquement sur l’idée architecturale, mais sur l’alignement des wafers, le rendement, la gestion thermique, la lithographie High-NA EUV et l’intégration avec les chaînes de conception existantes.

Une fenêtre de production possible, pas une disponibilité garantie

IBM évoque une adoption possible du nanostack au noeud sub-1 nm dans un délai aussi court que cinq ans. Cette formulation reste prudente : elle indique une trajectoire envisageable, pas une date de lancement produit. Dans le même temps, les noeuds 2 nm et 1,4 nm doivent encore se généraliser chez les fondeurs avant que le marché n’entre réellement dans l’ère angström. Les cycles de qualification des grands clients, en particulier pour les serveurs et les puces critiques, peuvent ajouter plusieurs années entre la démonstration et les volumes significatifs.

L’annonce d’IBM mérite donc d’être prise au sérieux sans être transformée en promesse de rupture immédiate. Elle montre que le scaling ne se réduit plus à graver plus petit : il passe par la verticalisation, les matériaux, le collage de wafers, la SRAM et l’ensemble du procédé. Pour les utilisateurs, l’effet ne sera visible que lorsque ces choix auront survécu à la production industrielle. Pour l’industrie, le signal est déjà clair : après les nanosheets, la prochaine bataille des puces IA pourrait se jouer dans la troisième dimension du transistor.

Sources principales

• IBM Newsroom, annonce officielle de la technologie sub-1 nm
• IBM Research, explication technique du noeud 7 angströms et du nanostack
• The Register, contexte indépendant sur la feuille de route et les limites industrielles

Crédit image : IBM / PR Newswire.