Samsung présente zHBM et zNAND-O, deux mémoires 3D pour l’IA

Samsung veut rapprocher physiquement la mémoire des processeurs chargés d’entraîner et d’exécuter les modèles d’intelligence artificielle. Présentées le 5 août au Future of Memory and Storage 2026, les architectures zHBM et zNAND-O exploitent l’empilement vertical pour raccourcir les échanges de données et augmenter la capacité disponible dans un espace réduit.

Les deux technologies restent des modèles conceptuels. Elles complètent une feuille de route déjà constituée de la HBM4 produite en série, de la HBM4E en phase d’échantillonnage et d’une nouvelle V10 BV-NAND à plus de 400 couches.

zHBM place la mémoire au-dessus de l’accélérateur IA

Dans les systèmes actuels, les piles de mémoire HBM sont généralement disposées à côté du GPU ou de l’accélérateur sur un même support. zHBM modifie cette organisation en installant la mémoire directement au-dessus du processeur, désigné comme un xPU dans les schémas de Samsung.

Cette structure réduit la distance parcourue par les données entre la mémoire et les unités de calcul. Samsung associe deux procédés d’assemblage : le collage hybride cuivre sur cuivre pour densifier les connexions et le collage de plusieurs wafers pour réunir les différentes couches dans une même structure.

Une couche intermédiaire peut également recevoir des circuits personnalisés. Cette conception permet d’adapter la capacité et certaines fonctions de la mémoire aux caractéristiques de l’accélérateur utilisé par chaque client.

Des performances projetées jusqu’à huit fois supérieures à HBM5

Samsung estime qu’une interface intégrant zHBM pourrait atteindre de quatre à huit fois les performances de HBM5. Le constructeur projette également plus de dix fois sa densité de mémoire, une performance par watt multipliée par trois et une résistance thermique réduite de plus de 50 %.

Ces valeurs décrivent les objectifs de Samsung pour une architecture conceptuelle. Elles ne correspondent pas aux performances mesurées d’un composant commercial. La comparaison porte par ailleurs sur HBM5, une génération future de la feuille de route du groupe.

La gestion thermique restera centrale : la mémoire et l’accélérateur sont réunis dans un ensemble tridimensionnel plus compact. Le collage des wafers doit à la fois assurer les connexions électriques, évacuer la chaleur et préserver la stabilité de l’empilement.

zNAND-O accélère le chargement des modèles exécutés localement

zNAND-O applique une logique similaire à la mémoire flash V-NAND. Samsung développe des configurations de quatre et huit couches, reliées verticalement par des connexions traversant le silicium. Les données empruntent ainsi des chemins plus courts que dans un assemblage reposant sur des liaisons filaires externes.

Selon les caractéristiques visées par Samsung, zNAND-O doit offrir une latence de lecture inférieure à 3 microsecondes et une bande passante comprise entre 200 et 400 Go/s. L’empilement de plusieurs puces pourrait porter le débit total à 1 To/s ou davantage dans un boîtier compact.

Cette mémoire cible les smartphones, les PC et les équipements exécutant directement des fonctions d’intelligence artificielle. Un stockage plus rapide réduit le temps nécessaire au chargement des paramètres d’un modèle et alimente plus efficacement son processeur.

Le traitement local peut aussi limiter les échanges de données avec des serveurs distants. La protection effective des informations personnelles dépendra toutefois de l’ensemble du logiciel, des applications et des services utilisés par l’appareil.

La V10 BV-NAND dépasse 400 couches

Samsung a également présenté sa dixième génération de mémoire flash verticale. La V10 BV-NAND franchit le seuil des 400 couches et sépare la fabrication des cellules de stockage de celle des circuits chargés de les contrôler.

Les deux parties sont produites sur des wafers distincts, puis assemblées par collage. Ce procédé permet d’utiliser une méthode de fabrication adaptée à chaque élément et de consacrer davantage de surface aux cellules de mémoire.

Samsung annonce une densité de bits supérieure d’environ 58 % à celle de la génération V9. Les chiffres du constructeur font également état d’une programmation 45 % plus rapide et d’une hausse de 33 % de la vitesse des entrées-sorties.

Cette densité accrue doit permettre d’augmenter la capacité des futurs SSD sans agrandir leur format. Dans les centres de données, davantage de stockage dans un même volume peut aussi réduire le nombre de composants nécessaires et les besoins associés en alimentation et en refroidissement.

zHBM prépare l’étape suivante après HBM4 et HBM4E

Samsung produit en série et livre sa HBM4 depuis février 2026. En mai, le groupe a commencé à fournir à ses clients des échantillons de HBM4E composés de 12 couches et offrant une capacité de 48 Go.

Cette HBM4E fonctionne à 14 Gbit/s par connexion et peut atteindre jusqu’à 16 Gbit/s, pour une bande passante maximale annoncée de 3,6 To/s par pile. Samsung prévoit aussi des configurations de 32 Go sur huit couches et de 64 Go sur seize couches.

zHBM prolonge cette évolution en modifiant la position même de la mémoire par rapport au processeur. Samsung travaille avec ses clients sur l’intégration conjointe des accélérateurs d’IA, de la mémoire et du conditionnement avancé.

Pour les centres de données français et européens, les effets seraient d’abord indirects : davantage de mémoire au plus près des processeurs, des transferts plus rapides et une meilleure efficacité énergétique pour l’entraînement et l’inférence. zNAND-O pourrait parallèlement faciliter l’exécution de modèles plus lourds sur les PC et les appareils mobiles.

Sources principales

• Samsung Global Newsroom — Présentation de zHBM, zNAND-O et V10 BV-NAND
• Samsung Semiconductor — Fonctionnement des nouvelles mémoires 3D
• Samsung Global Newsroom — Caractéristiques des échantillons HBM4E

Crédit image : Samsung Electronics.